This course can also be taken for academic credit as ECEA 5361, part of CU Boulder’s Master of Science in Electrical Engineering degree.
FPGA Design for Embedded Systems の専門講座コロラド大学ボルダー校（University of Colorado Boulder）このコースについて
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約36時間で修了
英語
字幕：フランス語, ポルトガル語（ブラジル）, ロシア語, 英語, スペイン語
習得するスキル
Writing Code in VerilogSimulating FPGA DesignsDesigning FPGA LogicDesigning Test BenchesWriting code in VHDL
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提供：
コロラド大学ボルダー校（University of Colorado Boulder）
CU-Boulder is a dynamic community of scholars and learners on one of the most spectacular college campuses in the country. As one of 34 U.S. public institutions in the prestigious Association of American Universities (AAU), we have a proud tradition of academic excellence, with five Nobel laureates and more than 50 members of prestigious academic academies.
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シラバス - 本コースの学習内容
8時間で修了
Basics of VHDL
This module introduces the basics of the VHDL language for logic design. It describes the use of VHDL as a design entry method for logic design in FPGAs and ASICs. To provide context, it shows where VHDL is used in the FPGA design flow. Then a simple example, a 4-bit comparator, is used as a first phrase in the language. VHDL rules and syntax are explained, along with statements, identifiers and keywords. Finally, use of simulation as a means of testing VHDL circuit designs is demonstrated using ModelSim, a simulator software tool. Programming assignments are used to develop skills and reinforce the concepts presented.
8時間で修了
10件のビデオ （合計48分）, 2 readings, 6 quizzes
10件のビデオ
Why Learn VHDL?1 分
FPGA Design Flow3 分
Intro to VHDL: Finite State Machine3 分
How to speak VHDL, first phrases6 分
VHDL Assignments, Operators, Types3 分
VHDL Rules and Syntax, Interface Ports3 分
VHDL in ModelSim: Download and Install3 分
VHDL in ModelSim: Adding to your Toolkit6 分
Submitting VHDL Programming Assignments11 分
2件の学習用教材
Misson 2-001: Week 1 Readings2 時間
Files for Week 1 Programming Assignments10 分
2の練習問題
VHDL Find the Code Errors30 分
Module 1 Quiz30 分
12時間で修了
VHDL Logic Design Techniques
In this module use of the VHDL language to perform logic design is explored further. Many examples of combinatorial and synchronous logic circuits are presented and explained, including flip-flops, counters, registers, memories, tri-state buffers and finite state machines. Methods of hierarchical design and modular design techniques are explained and demonstrated. How to create test benches is described as a means for design verification. Students are giving ample opportunity to practice and refined their design technique using the programming assignments.
12時間で修了
10件のビデオ （合計52分）, 2 readings, 6 quizzes
10件のビデオ
Combinatorial Circuits4 分
Synchronous Logic: Latches and Flip Flops4 分
Synchronous Logic: Counters and Registers6 分
Buses and Tristate Buffers3 分
Modular Designs: Components, Generate and Loops in VHDL3 分
Test Benches in VHDL: Combinatorial8 分
Test Benches in VHDL: Synchronous5 分
Memory in VHDL7 分
Finite State Machines in VHDL8 分
2件の学習用教材
Week 2 Readings2 時間
Files for Week 2 Programming Assignments10 分
1の練習問題
Module 2 Quiz30 分
7時間で修了
Basics of Verilog
This module introduces the basics of the Verilog language for logic design. It describes the use of Verilog as a design entry method for logic design in FPGAs and ASICs, including the history of Verilog's development. Then a simple example, a 4-bit comparator, is used as a first phrase in the language. Verilog rules and syntax are explained, along with statements, operators and keywords. Finally, use of simulation as a means of testing Verilog circuit designs is demonstrated using ModelSim, a simulator tool. Programming assignments are used to develop skills and reinforce the concepts presented.
7時間で修了
9件のビデオ （合計92分）, 2 readings, 6 quizzes
9件のビデオ
Your First Verilog phrase11 分
Verilog Rules and Syntax; Keywords and Identifiers; Sigasi/Quartus editing12 分
Verilog Statements and Operators16 分
Verilog Modules, Port Modes and Data Types10 分
Verilog Structure10 分
Testing with ModelSim5 分
Verilog Evaluation11 分
Submitting Verilog Programming Assignments10 分
2件の学習用教材
Week 3 Readings1 時間 10 分
Files for Week 3 Programming Assignments10 分
2の練習問題
Verilog Find the Errors20 分
Module 3 Quiz30 分
10時間で修了
Verilog and System Verilog Design Techniques
In this module use of the Verilog language to perform logic design is explored further. Many examples of combinatorial and synchronous logic circuits are presented and explained, including flip-flops, counters, registers, memories, tri-state buffers and finite state machines. Methods of hierarchical design and modular design techniques are explained and demonstrated. How to create test benches is described as a means for design verification. Students are giving ample opportunity to practice and refined their design technique by writing code as required by the programming assignments.
10時間で修了
10件のビデオ （合計48分）, 2 readings, 6 quizzes
10件のビデオ
Combinatorial Circuits5 分
Synchronous Logic: Latches and Flip Flops3 分
Synchronous Logic: Counters and Registers5 分
Buses and Tristate Buffers3 分
Modular Design in Verilog3 分
Testbenches in Verilog7 分
Testbenches in Verilog II2 分
Memory with Verilog4 分
Verilog Finite State Machines7 分
2件の学習用教材
Week 4 Readings15 分
Files for Week 4 Programming Assignments10 分
1の練習問題
Module 4 Quiz30 分
レビュー
HARDWARE DESCRIPTION LANGUAGES FOR FPGA DESIGN からの人気レビュー
MSにより2020年5月15日
This course is very helpful in understanding the basics of hardware description languages and now after doing this course i am very much comfortable in using verilog and vhdl language.
RLにより2020年5月1日
The Verilog course was very good. However the vhdl course could have been better.Needed a bit more clarity on the assignments.The lectures could have used a bit more explanation.
KKにより2020年6月4日
This is very good course , but i found some little missing details related to reading materials . But this was really very helpful course for me as fresher .
Rにより2020年7月30日
The course helped in showing the different styles of the Verilog and VHDL coding. Understood the advantages of Verilog and VHDL in real life applications
FPGA Design for Embedded Systems専門講座について
The objective of this course is to acquire proficiency with Field Programmable Gate Arrays (FPGA)s for the purpose of creating prototypes or products for a variety of applications. Although FPGA design can be a complex topic, we will introduce it so that, with a little bit of effort, the basic concepts will be easily learned, while also providing a challenge for the more experienced designer. We will explore complexities, capabilities and trends of Field Programmable Gate Arrays (FPGA) and Complex Programmable Logic Devices (CPLD). Conception, design, implementation, and debugging skills will be practiced. We will learn specifics around embedded IP and processor cores, including tradeoffs between implementing versus acquiring IP. Projects will involve the latest software and FPGA development tools and hardware platforms to help develop a broad perspective of the capabilities of various Programmable SoC solutions. Topics include:
よくある質問
いつ講座や課題にアクセスできるようになりますか？
講義と課題へのアクセスは、登録のタイプによって異なります。聴講モードでコースを受講すると、ほとんどのコース教材を無料で見ることができます。採点された課題にアクセスして修了証を取得するには、聴講中または聴講後に、修了証エクスペリエンスを購入する必要があります。聴講オプションが表示されない場合：
- コースは聴講オプションを提供していない可能性があります。代わりに無料トライアルをお試しいただくか、学資援助を申請することができます。
- コースは、聴講オプションを提供せずに「修了証なしフルコース」オプションを提供する場合があります。このオプションでは、すべてのコース教材が表示され、必須の評価を提出して、最終成績を取得することができます。この場合、修了証エクスペリエンスは購入できません。
この専門講座をサブスクライブすると何を行うことができるようになりますか？
コースに登録する際、専門講座のすべてのコースにアクセスできます。コースの完了時には修了証を取得できます。電子修了証が成果のページに追加され、そこから修了証を印刷したり、LinkedInのプロフィールに追加したりできます。コースの内容の閲覧のみを希望する場合は、無料でコースを聴講できます。
Is financial aid available?
はい。受講料の支払いが難しい受講生に、Coursera（コーセラ）は学資援助を提供しています。左側の［登録］ボタンの下にある［学資援助］のリンクをクリックして申請してください。申請書の入力を促すメッセージが表示され、承認されると通知が届きます。キャップストーンプロジェクトを含む専門講座の各コースでこのステップを完了する必要があります。詳細。
コースを修了することで大学の単位は付与されますか？
このコースでは大学の単位は付与されませんが、一部の大学ではコース修了証を単位として承認する場合があります。詳細については、大学にお問い合わせください。Coursera（コーセラ）のオンライン学位および Mastertrack™証明書は、大学の単位を取得する機会を提供します。
さらに質問がある場合は、受講者向けヘルプセンターにアクセスしてください。
