このコースについて

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100%オンライン

自分のスケジュールですぐに学習を始めてください。

柔軟性のある期限

スケジュールに従って期限をリセットします。

中級レベル

約27時間で修了

推奨:4 weeks of study, 8-12 hours/week...

英語

字幕:英語

習得するスキル

Writing Code in VerilogSimulating FPGA DesignsDesigning FPGA LogicDesigning Test BenchesWriting code in VHDL

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講師

講師の評価2.5/5 (5 件の評価)Info
インストラクターの画像、Timothy Scherr

Timothy Scherr 

Senior Instructor and Professor of Engineering Practice
Electrical, Computer, and Energy Engineering
受講者30,243
2 コース
インストラクターの画像、Benjamin Spriggs

Benjamin Spriggs 

Lecturer and Scholar of Engineering Practice
Electrical, Computer, and Energy Engineering
受講者2,421
1 コース

提供:

コロラド大学ボルダー校(University of Colorado Boulder) ロゴ

コロラド大学ボルダー校(University of Colorado Boulder)

修士号の取得を目指しましょう

この コース は コロラド大学ボルダー校(University of Colorado Boulder) の100%オンラインの Master of Science in Electrical Engineering の一部です。 プログラムのすべてで認定されれば、それらのコースが学位学習に加算されます。

シラバス - 本コースの学習内容

1

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8時間で修了

Basics of VHDL

8時間で修了
10件のビデオ (合計48分), 2 readings, 6 quizzes
10件のビデオ
Why Learn VHDL?1 分
FPGA Design Flow3 分
Intro to VHDL: Finite State Machine3 分
How to speak VHDL, first phrases6 分
VHDL Assignments, Operators, Types3 分
VHDL Rules and Syntax, Interface Ports3 分
VHDL in ModelSim: Download and Install3 分
VHDL in ModelSim: Adding to your Toolkit6 分
Submitting VHDL Programming Assignments11 分
2件の学習用教材
Misson 2-001: Week 1 Readings2 時間
Files for Week 1 Programming Assignments10 分
2の練習問題
VHDL Find the Code Errors30 分
Module 1 Quiz30 分
2

2

12時間で修了

VHDL Logic Design Techniques

12時間で修了
10件のビデオ (合計52分), 2 readings, 6 quizzes
10件のビデオ
Combinatorial Circuits4 分
Synchronous Logic: Latches and Flip Flops4 分
Synchronous Logic: Counters and Registers6 分
Buses and Tristate Buffers3 分
Modular Designs: Components, Generate and Loops in VHDL3 分
Test Benches in VHDL: Combinatorial8 分
Test Benches in VHDL: Synchronous5 分
Memory in VHDL7 分
Finite State Machines in VHDL8 分
2件の学習用教材
Week 2 Readings2 時間
Files for Week 2 Programming Assignments10 分
1の練習問題
Module 2 Quiz30 分
3

3

7時間で修了

Basics of Verilog

7時間で修了
9件のビデオ (合計92分), 2 readings, 6 quizzes
9件のビデオ
Your First Verilog phrase11 分
Verilog Rules and Syntax; Keywords and Identifiers; Sigasi/Quartus editing12 分
Verilog Statements and Operators16 分
Verilog Modules, Port Modes and Data Types10 分
Verilog Structure10 分
Testing with ModelSim5 分
Verilog Evaluation11 分
Submitting Verilog Programming Assignments10 分
2件の学習用教材
Week 3 Readings1 時間 10 分
Files for Week 3 Programming Assignments10 分
2の練習問題
Verilog Find the Errors20 分
Module 3 Quiz30 分
4

4

10時間で修了

Verilog and System Verilog Design Techniques

10時間で修了
10件のビデオ (合計48分), 2 readings, 6 quizzes
10件のビデオ
Combinatorial Circuits5 分
Synchronous Logic: Latches and Flip Flops3 分
Synchronous Logic: Counters and Registers5 分
Buses and Tristate Buffers3 分
Modular Design in Verilog3 分
Testbenches in Verilog7 分
Testbenches in Verilog II2 分
Memory with Verilog4 分
Verilog Finite State Machines7 分
2件の学習用教材
Week 4 Readings15 分
Files for Week 4 Programming Assignments10 分
1の練習問題
Module 4 Quiz30 分
3.7
11件のレビューChevron Right

Hardware Description Languages for FPGA Design からの人気レビュー

by VVJan 16th 2020

Great experience. Nice learning opportunity. However, please include assignments which are little more diverse and difficult.

よくある質問

  • 修了証に登録すると、すべてのビデオ、テスト、およびプログラミング課題(該当する場合)にアクセスできます。ピアレビュー課題は、セッションが開始してからのみ、提出およびレビューできます。購入せずにコースを検討することを選択する場合、特定の課題にアクセスすることはできません。

  • 修了証を購入する際、コースのすべての教材(採点課題を含む)にアクセスできます。コースを完了すると、電子修了証が成果のページに追加されます。そこから修了証を印刷したり、LinkedInのプロフィールに追加したりできます。コースの内容の閲覧のみを希望する場合は、無料でコースを聴講できます。

さらに質問がある場合は、受講者向けヘルプセンターにアクセスしてください。