このコースについて

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約12時間で修了
スペイン語

学習内容

  • Crear circuitos digitales utilizando Verilog.

    Crear circuitos digitales implementando una FPGA.

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チリ・カトリック大学(Pontificia Universidad Católica de Chile)

シラバス - 本コースの学習内容

1

1

2時間で修了

Bloques de circuitos combinacionales

2時間で修了
10件のビデオ (合計74分), 1 学習用教材, 3 個のテスト
2

2

3時間で修了

Flip-flops, registros y contadores

3時間で修了
12件のビデオ (合計111分), 1 学習用教材, 2 個のテスト
3

3

3時間で修了

Circuitos secuenciales síncronos

3時間で修了
15件のビデオ (合計120分), 1 学習用教材, 3 個のテスト
4

4

2時間で修了

Circuitos secuenciales asíncronos

2時間で修了
7件のビデオ (合計91分), 1 学習用教材, 2 個のテスト

よくある質問

さらに質問がある場合は、受講者ヘルプセンターにアクセスしてください。