このコースについて

6,175 最近の表示
柔軟性のある期限
スケジュールに従って期限をリセットします。
共有できる証明書
修了時に証明書を取得
100%オンライン
自分のスケジュールですぐに学習を始めてください。
約14時間で修了
スペイン語

学習内容

  • Crear circuitos digitales utilizando Verilog.

    Crear circuitos digitales implementando una FPGA.

柔軟性のある期限
スケジュールに従って期限をリセットします。
共有できる証明書
修了時に証明書を取得
100%オンライン
自分のスケジュールですぐに学習を始めてください。
約14時間で修了
スペイン語

提供:

Placeholder

チリ・カトリック大学(Pontificia Universidad Católica de Chile)

シラバス - 本コースの学習内容

1

1

3時間で修了

Introducción a los circuitos lógicos

3時間で修了
13件のビデオ (合計134分), 1 学習用教材, 4 個のテスト
2

2

2時間で修了

Introducción a Verilog

2時間で修了
6件のビデオ (合計76分), 1 学習用教材, 2 個のテスト
3

3

3時間で修了

Tecnología

3時間で修了
14件のビデオ (合計120分), 1 学習用教材, 4 個のテスト
4

4

3時間で修了

Implementación optimizada de funciones lógicas

3時間で修了
12件のビデオ (合計101分), 1 学習用教材, 3 個のテスト

よくある質問

さらに質問がある場合は、受講者ヘルプセンターにアクセスしてください。